RISC-V

RISC-V
Prototype de processeur utilisant l'architecture RISC-V en janvier 2013.
Concepteur	Université de Berkeley
Bits	32, 64 et 128 bits
Lancement	18 mai 2010
Architecture	RISC
Libre	Oui
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RISC-V (prononcé en anglais « RISC five » et signifiant « RISC cinq ») est une architecture de jeu d'instructions (instruction set architecture ou ISA) RISC ouverte et libre, disponible en versions 32, 64 et 128 bits. Ses spécifications sont ouvertes et peuvent être utilisées librement par l'enseignement, la recherche et l'industrie. Les specifications sont ratifiées de façon ouverte par la communauté internationale des développeurs^[1].

RISC-V est implémenté dans différents SoC à destination des objets connectés (supportés par différents systèmes temps réel ou à destination de l'embarqué, tels que Arduino, FreeRTOS, HarmonyOS, LiteOS, NuttX, RT-Thread, RustOS, Zephyr…), d'ordinateurs légers sous forme de SBC, généralement avec Linux (Arch Linux, Debian, Fedora, Gentoo, Ubuntu) ou encore des variantes d'OpenWrt, ainsi qu'Haiku, FreeBSD, NetBSD et OpenBSD. Xv6, un UNIX conçu à des fins pédagogiques pour les étudiants en développement système fonctionne également sur cette architecture. Il est également utilisé dans différents projets de supercalculateurs domestiques tel que dans un projet européen initié en 2019, l'utilisant pour ses accélérateurs au sein de SoC basse consommation développés localement et fonctionnant sous GNU/Linux, comme la grande majorité des supercalculateurs. Des projets similaires existent en Inde, au Pakistan ou encore en Chine, comme celui développé par l'Académie chinoise des sciences et différentes universités.